Como parte de sus esfuerzos por ampliar los límites de los tamaños de chips fabricables más grandes, Taiwan Semiconductor Manufacturing Co. está trabajando en su nueva tecnología de empaque Chip-On-Wafer-On-Substrate-L (CoWoS-L) que le permitirá construir Interponedores Super Carrier. Prevista para el período de 2025, la próxima generación de la tecnología CoWoS de TSMC permitirá a los intercaladores alcanzar hasta seis veces el tamaño máximo de la retícula de TSMC, en comparación con 3,3x para sus intercaladores actuales. Estos formidables sistemas en paquetes (SiP) están destinados a ser utilizados por centros de datos y chips HPC hambrientos de rendimiento, un nicho de mercado que ha demostrado estar dispuesto a pagar primas considerables para colocar múltiples chips de alto rendimiento en un solo paquete.
«Actualmente estamos desarrollando tecnología CoWoS-L de tamaño de retícula 6x con tecnología de interposición Super Carrier», dijo Yujun Li, gerente de desarrollo comercial de TSMC que está a cargo de la división comercial de computación de alto rendimiento de la fundición, en el Simposio de Tecnología Europea 2023 de la compañía. . .
Las megatendencias globales como la inteligencia artificial (IA) y la informática de alto rendimiento (HPC) han creado una demanda de cantidades aparentemente infinitas de potencia informática, por lo que empresas como AMD, Intel y NVIDIA están construyendo procesadores que son extremadamente complejos para cumplir con estos requisitos de IA y Aplicaciones HPC. . Uno de los medios para aumentar las capacidades de cálculo de los procesadores consiste en aumentar su número de transistores; y para hacer esto de manera efectiva en estos días, las empresas utilizan diseños de chips de mosaicos múltiples. La impresionante GPU Ponte Vecchio de 47 mosaicos de Intel es un buen ejemplo de tales diseños; pero la tecnología de empaquetado CoWoS-L de TSMC permitirá a la fundición construir intercaladores Super Carrier para procesadores aún más gigantescos.
El límite teórico de la retícula EUV es de 858 mm2 (26 mm por 33 mm), por lo que seis de estas máscaras permitirían SiP de 5148 mm2. Un intercalador tan grande no solo proporcionaría espacio para varios chipsets de cómputo grandes, sino que también dejaría mucho espacio para cosas como 12 pilas de memoria HBM3 (o HBM4), lo que significa una interfaz de memoria de 12288 bits con un ancho de banda de hasta 9.8 TB/s.
«El intercalador Super Carrier tiene múltiples capas RDL en la parte delantera y trasera del intercalador para rendimiento y capacidad de fabricación”, explicó Li. Este CoWoS-L con seis puntos de mira se calificará en 2025».
Edificio 5148mm2 Los SiP son una tarea extremadamente difícil y solo podemos preguntarnos cuánto costarán y cuánto cobrarán sus desarrolladores por ellos. Actualmente, el acelerador H100 de NVIDIA, cuyo paquete cubre un intercalador de múltiples retículas, cuesta alrededor $30,000. Por lo tanto, es probable que un chip considerablemente más grande y más potente aumente aún más los precios.
Pero pagar el costo de los grandes procesadores no será la única gran inversión que tendrán que hacer los operadores de centros de datos. La cantidad de silicio activo de 5148 mm2 Es casi seguro que los SiP pueden alojar algunos de los chips HPC que consumen más energía producidos hasta la fecha, chips que también requerirán refrigeración líquida igualmente potente para combinar. Con ese fin, TSMC reveló que estaba probando la tecnología de refrigeración líquida en el chip y dijo que tuvo éxito en la refrigeración de paquetes de silicio con niveles de potencia de hasta 2,6 kW. Por lo tanto, TSMC tiene algunas ideas en mente para administrar la necesidad de enfriamiento de estos chips extremos, aunque solo sea a costa de integrar tecnologías aún más avanzadas.
